Siemens und TSMC erweitern die KI- und 3D-IC-Design-Unterstützung

Wichtige Erkenntnisse

• Siemens und TSMC vertiefen ihre Partnerschaft innerhalb der TSMC Open Innovation Platform (OIP), um KI-gestütztes Halbleiterdesign zu beschleunigen.
• Ein KI-gestützter Agent automatisiert nun das Beheben von Design Rule Check (DRC) Fehlern in sowohl digitalen als auch kundenspezifischen IC-Flows und reduziert den manuellen Aufwand um ≈70 % bei verkürzten Tape-out-Zeitplänen.
• Das Fuse EDA AI System und der Fuse AI Agent, betrieben von NVIDIA Tensor-Cores, ermöglichen autonome, selbst-verifizierende EDA-Workflows, die mehrere Werkzeuge in Echtzeit koordinieren.
• Die Multi-Machine-Unterstützung in Calibre 3DStack Advanced bringt Chip-on-Wafer-on-Substrate (CoWoS-L) und TSMC-SoIC-Verifikation in eine einheitliche Umgebung.
• Die kombinierte Lösung adressiert die wachsende Komplexität von 3-D-ICs und verspricht bis zu 30 % schnellere Design-Konvergenz für 3DFabric-Technologien.

Überblick über die Siemens-TSMC-Zusammenarbeit

Siemens und Taiwan Semiconductor Manufacturing Company (TSMC) haben eine erweiterte gemeinsame Initiative innerhalb der TSMC Open Innovation Platform (OIP) angekündigt. Ziel ist es, Künstliche Intelligenz (KI) über den gesamten Lebenszyklus des Halbleiterdesigns hinweg zu integrieren, von der frühen Schaltplanerfassung bis zum finalen Tape-out. Durch die Integration der Siemens-Werkzeugsätze Calibre, Aprisa und Solido Fuse mit den Prozessbibliotheken von TSMC soll die Partnerschaft:

• Die Produktivität bei komplexen Multi-Chiplet-Projekten steigern.
• Die Design-Zykluszeiten reduzieren, die typischerweise 12–18 Monate für fortgeschrittene Knoten betragen, auf 8–10 Monate mit KI-Unterstützung.
• Die steigende Regel-Dichte von 5-nm und feineren Geometrien (oft > 10 M Design-Regeln pro Chip) handhaben.

KI-gestützter DRC-Fix-Workflow

Wie der Agent funktioniert

Der KI-Agent analysiert Calibre-DRC-Berichte, klassifiziert Verstöße automatisch und erzeugt korrigierende Layout-Änderungen. Anschließend validiert er die Änderungen in-situ mit Calibre Check Assist, das kontextuelle Regelinformationen zur Entscheidungsfindung der KI bereitstellt. Die Schleife wiederholt sich, bis das Design den Ziel-Regelsatz erfüllt, sodass Ingenieure sich auf höher-stufige architektonische Aufgaben konzentrieren können.

Technische Highlights

• NVIDIA TensorRT-Integration reduziert den Token-Verbrauch um ≈ 45 % und ermöglicht längere Reasoning-Ketten über komplexe Design-Hierarchien.
• Der Fuse AI Agent kann bis zu 12 EDA-Werkzeuge gleichzeitig orchestrieren und Placement, Routing sowie Timing-Analyse in einem einzigen autonomen Workflow handhaben.
• Frühe Tests an einem 5-nm-digitalen Makro zeigten eine 30 % Reduktion der gesamten Design-Iterationszahl (von 10 auf 7 Zyklen).

Erweiterung von KI auf 3-D-IC-Design

3DFabric-Enablement

Siemens hat Calibre 3DStack Advanced erweitert, um die Multi-Machine-Verifikation von Inter-Chiplet-Antennenstrukturen und Wafer-Level-Stacking zu unterstützen. Schlüssel-Funktionen umfassen:

• TSMC-SoIC (System-on-Integrated-Chip) Unterstützung für ≤ 2 µm Interconnect-Pitch und ≤ 10 µm Die-zu-Die-Ausrichtungstoleranzen.
• Laufende Zertifizierung für CoWoS-L (Chip-on-Wafer-on-Substrate) mit lokalen Silizium-Interconnects, Ziel ≥ 200 GB/s I/O-Bandbreite pro Stack.

Diese Verbesserungen ermöglichen es Designern, vollständige elektromagnetische und mechanische Prüfungen über bis zu 64 gestapelte Dies in einem einzigen Job durchzuführen – eine Aufgabe, die zuvor separate, zeitintensive manuelle Analysen erforderte.

KI-gesteuertes Place-and-Route für Chiplets

Der KI-Motor von Aprisa liefert jetzt domainspezifische Vorgaben für die Chiplet-Platzierung und balanciert automatisch thermische, Leistungs- und Signal-Integritäts-Constraints. In Benchmark-Durchläufen auf einem 7-nm-3-D-ASIC:

• Die Platzierungslaufzeit sank von 4,5 h auf 1,8 h.
• Die Routing-Kongestion wurde um ≈ 25 % reduziert, was die Nach-Routing-Timing-Closure-Raten verbesserte.

Fazit

Die Siemens-TSMC-Allianz liefert ein konkretes, KI-zentriertes Werkzeugset, das die doppelten Herausforderungen von regelintensiver Design-Verifikation und wachsender Komplexität beim 3-D-IC-Stacking adressiert. Durch die Automatisierung von DRC-Fixes, die Orchestrierung von Multi-Tool-EDA-Flows und die Erweiterung der Verifikation auf fortschrittliche 3DFabric-Plattformen verspricht die Partnerschaft signifikante Zyklus-Zeit-Reduktionen (bis zu 30 %) und höhere First-Pass-Yield für die nächste Generation von Silizium. Für Chiphersteller, die den Wettlauf um die Einführung beschleunigen wollen.