Key Takeaways
- M31 Technology und Ambiq haben gemeinsam einen ultra-low-power (ULL) Foundation-IP-Stack für TSMC’s 12 nm N12e-Knoten entwickelt.
- Das Angebot bündelt einen hochdichten SPSRAM-Speicher-Compiler und eine kundenspezifische Standard-Cell-Bibliothek, die zusammen den Leckstrom um ~50 % reduzieren und gleichzeitig eine Leistung von über 500 MHz im Near-Threshold-Modus beibehalten.
- Entwickelt für AIoT, Wearables und immer-eingeschaltete Edge-Geräte beschleunigt das IP die Tape-Out-Zeitpläne und reduziert die Siliziumfläche.
Introduction
Auf dem TSMC 2026 North America Open Innovation Platform (OIP) Ecosystem Forum stellten M31 Technology und Ambiq eine design-fertige Foundation-IP-Lösung vor, die auf dem TSMC-N12e-Prozess basiert. Die Partnerschaft zielt auf die zunehmenden Power-Budget- und Die-Size-Beschränkungen moderner System-on-Chip (SoC) Designs, die „always-on“ bleiben und gleichzeitig AI-gesteuerte Funktionalität liefern müssen.
Core Components of the Foundation IP
SPSRAM Ultra-Low-Leakage Memory Compiler
- Process: TSMC N12e ULL (Ultra-Low-Leakage)
- Architecture: Dual-rail, unterstützt sowohl High-Performance (HP) als auch Ultra-Low-Power (ULP) Modi innerhalb derselben physischen Fußabdrucks.
- Speed: ≈ 500 MHz Betrieb bei einer Near-Threshold-Peripheriespannung (≈ 0.5 V).
- Leakage: Retentions-Leckstrom der Peripherie (VCCA) liegt innerhalb von 1.05–1.10 × des Bit-Cell-Retention-Leckstroms.
- Features: Eingebaute Redundanz, Power-Gating und Built-in-Self-Test (BIST).
Der Compiler-spezifische tiefe Co-Optimierung von Schaltungstopologie und Layout liefert ein hochdichtes Makro, das mit minimalem Flächen-Overhead instanziiert werden kann und gleichzeitig strenge Power-Envelope erfüllt. Frühe Silizium-Runs haben 10-15 % PPA (Performance-Power-Area) Verbesserungen gegenüber Legacy-28 nm-SRAM-Blöcken gezeigt.
N12e Ultra-Low-Leakage Standard-Cell Library
- Leakage Reduction: ~50 % geringere statische Leistung gegenüber einer konventionellen N12e-Bibliothek, verifiziert über typische Zellfamilien (Inverter, NAND/NOR, Flip-Flops).
- Design Collaboration: Nutzung von Ambiq’s Cascade-Style-Power-Management-Methodik kombiniert mit M31’s Transistor-Level- und Layout-Verfeinerungen.
- Compatibility: Voll qualifiziert für Ambiq’s Apollo™-Mikrocontroller-Familien und bereit zur Integration in jedes N12e-basierte SoC.
Die Bibliothek ermöglicht es Designern, aggressive „always-on“ Power-Ziele (unter-10 µW Standby für einen typischen 1 MHz Sensor-Hub) zu erreichen, ohne die für Edge-AI-Inference benötigte Rechenleistung zu opfern.
Performance Highlights
| Metric | SPSRAM Compiler | Standard-Cell Library | Typical Legacy N12e IP |
|---|---|---|---|
| Leakage Power | 1.05-1.10 × bit-cell retention | ~50 % reduction | Baseline |
| Max Frequency (ULP mode) | ~500 MHz @ 0.5 V | 300-350 MHz @ 0.6 V | 250-300 MHz |
| Area Efficiency | 0.85 × of comparable 28 nm SRAM | 0.9 × of standard N12e cells | 1.0 × |
| Power-per-Operation | 0.8 pJ/bit read/write | 0.4 pJ/logic toggle | 0.7 pJ/bit |
| Time-to-Market | 4-6 weeks IP integration | 3-5 weeks library qualification | 8-10 weeks |
Die Tabelle unterstreicht den kombinierten Vorteil von Speicher- und Logik-IP gegenüber herkömmlichen N12e-Lösungen, insbesondere für leistungsempfindliche Edge-Workloads.
Market Implications for AIoT and Wearables
Das neue Foundation-IP adressiert direkt drei Schmerzpunkte für die nächste Generation von Edge-Geräten:
- Power-Budget Tightening – Bei Standby-Strömen im einstelligen Mikro-Ampere-Bereich ermöglicht die 50 %ige Leckstrom-Reduktion Batterielaufzeiten von über 2 Jahren für typische Wearables.
- Silicon Real Estate – Der hochdichte SPSRAM reduziert den SRAM-Fußabdruck um bis zu 15 % gegenüber 28 nm-Blöcken und schafft Platz für zusätzliche Sensor-Front-Ends oder AI-Acceleratoren.
- Design Velocity – Vorgeprüfte IP-Blöcke, kombiniert mit einem einheitlichen Verifikations-Flow, verkürzen Tape-Out-Zyklen um etwa 30 %, ein kritischer Vorteil in schnelllebigen Konsumentenmärkten.
Bottom Line
M31 Technology und Ambiq’s gemeinsames Foundation-IP für TSMC’s N12e-Knoten liefert eine überzeugende Kombination aus ultra-low-Leakage, Hochgeschwindigkeits-Speicher und energieoptimierten Standard-Cells. Durch die Halbierung des statischen Stroms und das Beibehalten von >500 MHz Betrieb im Near-Threshold-Modus statten sie AIoT- und Wearable-Designer mit den Werkzeugen aus, um aggressive Power-Area-Budgets zu erfüllen und gleichzeitig die Markteinführung zu beschleunigen. Für jede always-on Edge-Anwendung stellt dieser IP-Stack einen greifbaren Fortschritt dar, um längere Batterielaufzeiten, kleinere Siliziumflächen und schnellere Time-to-Market zu erreichen.