IBM und Siemens arbeiten zusammen, um die 3D-Nanostack-Technologie voranzutreiben

Wichtige Erkenntnisse

• IBM und Siemens haben sich zusammengeschlossen, um die kommerzielle Entwicklung von IBMs 3-D nanostack-Transistorarchitektur zu beschleunigen.
• Nanostack stapelt Nanosheet-Transistoren vertikal und liefert ≈100 Milliarden Transistoren in einer Fläche, die mit einem Fingernagel vergleichbar ist, beim 7 Å (0.7 nm) Node.
• Die Partnerschaft nutzt Siemens’ EDA-, Lithografie-Optimierungs- und Prozess-Simulations-Tools, um virtuelle Modelle zu erstellen, die Leistung und Herstellbarkeit vor der Siliziumfertigung vorhersagen.
• Durch die Ermöglichung heterogener Materialstapel verspricht Nanostack höhere Performance pro Watt und neue Skalierungspfade für SRAM- und Logikblöcke.

Einführung: Warum ein neues Transistorparadigma wichtig ist

Die Halbleiterindustrie nähert sich den physikalischen Grenzen der planar­en Transistorskala. Konventionelle FinFETs erreichen einen Punkt, an dem weitere Reduktionen der Gate-Länge abnehmende Erträge bei Geschwindigkeit und Energieeffizienz bringen. IBMs nanostack-Konzept – erstmals Anfang 2024 veröffentlicht – bietet eine dreidimensionale (3-D) Alternative, die das Packen und die Stromversorgung von Transistoren neu überdenkt.

Was ist Nanostack?

Architektur-Übersicht

• Vertikales Stapeln: Mehrere Nanosheet-Schichten werden übereinander und versetzt gestapelt, sodass jede Schicht ihr eigenes Transistor-Set beherbergen kann.
• Materialheterogenität: Unterschiedliche Halbleiter- oder Dielektrikum-Materialien können jeder Schicht zugewiesen werden, wodurch Designer Schwellen­spannung, Mobilität und Leckstrom unabhängig abstimmen können.
• Dichte-Vorteil: Beim 7 Å Node kann ein nanostack-basiertes Die ≈100 × 10⁹ Transistoren in einem Footprint von etwa der Größe eines menschlichen Fingernagels (≈1 mm²) beherbergen.

Leistungs-Implikationen

• Energieeffizienz: Erste Simulationen deuten auf bis zu 30 % geringeren Energieverbrauch pro Operation gegenüber modernsten FinFETs beim gleichen Node hin.
• SRAM-Skalierung: Das 3-D-Layout ermöglicht engere Zellplatzierung und könnte die SRAM-Fläche halbieren, bei gleichbleibender Stabilität.

Die IBM-Siemens-Zusammenarbeit

Die gemeinsame Anstrengung zielt auf Design-Simulation-Fertigung-Schleifen ab, die abgeschlossen sind, bevor ein physischer Wafer verarbeitet wird. Siemens’ SILVACO-Suite wird erweitert, um die Multi-Material- und Multi-Layer-Physik von Nanostack zu handhaben, während IBM empirische Daten aus seinen Teststrukturen liefert.

Vom Labor zur Fabrik: verbleibende Herausforderungen

1. Lithografie-Präzision – Das Stapeln von Nanosheets bei 7 Å erfordert unter-10 nm Overlay-Genauigkeit; Siemens’ Lithografie-Optimierungs-Algorithmen zielen darauf ab, diese Toleranz zu erreichen.
2. Thermisches Management – Vertikale Integration kann Wärme einschließen; die Partnerschaft untersucht thermisch-leitfähige Zwischenschicht-Materialien (z. B. graphene-basierte Heat-Spreader).
3. Ausbeute-Modellierung – Virtuelle Defekt-Propagations-Modelle sagen voraus, wie Prozess-Variationen die elektrischen Eigenschaften jeder Schicht beeinflussen.

Vergleich: Nanostack vs. traditioneller FinFET (7 Å Node)

Ausblick: Auf dem Weg zur produktions-reifen Nanostack

IBM plant, bis Mitte 2025 einen Pilot-Run-Chip mit dem verfeinerten Nanostack-Design zu fertigen, wobei Siemens die komplette Suite virtueller Verifikations-Tools bereitstellt. Bei Erfolg könnte die Technologie die Grundlage für unter-5 nm Logik-Nodes bilden und neue Klassen von KI-Beschleunigern sowie Hochleistungs-Computing-Prozessoren (HPC) ermöglichen.

Fazit

Die IBM-Siemens-Allianz adressiert die drängendsten Engpässe beim fortgeschrittenen Halbleiter-Scaling, indem sie IBMs bahnbrechende 3-D-Nanostack-Architektur mit Siemens’ anspruchsvollen EDA- und Lithografie-Simulations-Fähigkeiten verbindet. Durch die Bereitstellung genauer virtueller Prototypen und optimierter Fertigungs-Flows zielt die Partnerschaft darauf ab, Entwicklungszyklen zu verkürzen, Maskenkosten zu senken und eine Transistor-Dichte zu realisieren, die aktuelle FinFETs übertrifft, und dies in die Serienproduktion zu überführen. Hält sich der Fahrplan, könnte Nanostack die Performance-pro-Watt-Grenze für nächste-Generation-Chips neu definieren und beide Unternehmen an die Spitze der Post-Moore-Ära positionieren.